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    2-高速调制解调器硬件平台设计方案

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    2-高速调制解调器硬件平台设计方案

    1高速调制解调器硬件系统设计方案1概述本文是高速调制解调器硬件平台的详细设计方案,对电路原理、分电路设计、器件选型、接口设计等进行了详细叙述。2编写依据800M高速调制解调器技术策划报告800M高速调制解调器硬件系统任务书3功能和技术指标要求件系统整体要求A中频信号调理与采集单路中频信号调理采集,包含外置抗混叠带通滤波器、具有自动增益控制(放大器、单通道模/数转换器(A/D)(要求本满足8上),可对中频信号进行直接采样。B中频信号生成与调理包含数/模转换器,要求I、Q双通道足12上,高性能模拟上变频器,数控衰减器,外置抗混叠带通滤波器可以根据实际需要更换。C核心处理单元包含大规模可编程荐2片号处理增强1片用于调制道、1片用于解调道)。能够完成800速率高速解调算法,分别与A/D和D/A直接接口。于存储程序,具备扩展储数据。D配置和控制电路具有基于线的配置和控制接口。主机经过口可动态配置序,并可读写内部资源,包括寄存器、存储器等。E时钟源和时钟选择网络能够针对多种中频频率和信号带宽生成所需的样时钟、样时钟以及上变频本振信号,其中上变频本振信号具有多普勒模拟功能。可选内部时钟基准和外部时钟基准,外部时钟可兼容5210F配套驱动和例程相关程序包括上位机例程、动程序、口、试例程、接程序等所有平台支撑功能。要功能及结构需求A外形尺寸要求调制和解调通道分别为一个准子卡,附带一款源转接卡。子卡可安装在有源转接卡上插入计算机线内,或指定的码板上。B采用大规模核心处理,调制、解调A/D、D/对口具有独立的输通道。各片挂有独立的于存储程序,上电时自动配置。配置可以通过口、配置总线进行,通过配置总线可瞬时更换核心提提供指示灯。C源转接卡供线与子卡口桥接功能,支持双向的数据交换及数据吞吐率最高可达上。D调制和解调子卡均应具有完整的板上时钟网络驱动时钟基准内部或者外部可选。外部时钟源可以选择5准,也可以选择10准。内部时基的相位噪声满足指标要求。E具有逻辑分析仪接口,经转接后符合泰克公司逻辑分析探头物理接口和电气特性要求,提供时钟信号。F解调子卡的路态范围50放大器本身的噪声功率应不大于大倍数可通过监控软件检测、显示,误差小于常数1G硬件平台要求满足输出电平动态范围及控制精度要求。H硬件平台的复位方式要求有手动复位、上电复位、位和软复位等几种。I每片大容量围片有至少具有一片512上外部作时保读写硬件程序和板卡协调工作。J硬件平台在掉电或重启后可以记录主要硬件状态(软件配置的)包括工作时钟频率,内外源,时钟基准频率等。建议采用写外部储器,能够保存和读取平台相关的配置主要参数。要技术指标要求入输出接口A中频接口信号中心频率150020020信号带宽对于720频为480它为8003中频输入接口(解调子卡)抗50欧姆,1通道;

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